一、公司介绍及规模
南京匠心致诚科技有限公司成立于2019年11月12日。成立至今公司秉承着匠人精神对待每一块芯片。公司团队具有芯片行业的先进工艺设计及丰富的流片及生产经验，为客户提供从Spec in到GDS一站式设计服务；专注于先进工艺与Open Foundry。
公司充分发挥地方人才的特色，成立了三家研发基地，分别位于南京、上海、天津；生产运营位于上海。截至2023年2月28日，总人数达40+位，全公司的学历均为本科及以上；
设计工程师约占总人数的78%，其中主力设计工程师来自985高校的硕士，具有丰富设计经验，熟悉多家Foundry的工艺要求。
1．项目管理
l 项目管理2人，人均芯片行业从业经验10年，负责项目进度及风险管控；
l 具有芯片设计服务项目管理、封装生产良率，生产计划管理等经验；
一、项目经验简介
我们广泛的项目经验源于累积多年不同的Foundry、不同产品运用上。团队核心成员在中国半导体开始起步的初期就从事了芯片设计相关工作，至今为止都有着十多年的芯片设计经验；研发团队成员累积成功TO的项目多达90+个，早期SMIC 40nm, TSMC 28nm,到现主流的大规模芯片 TSMC 12nm，TSMC 7nm等。我司主要提供芯片设计开发服务，和各大Fundry（流片厂）有代工合作的经验。
经过大量不同规格/运用/工艺的项目打磨，建立起来的匠心自主开发设计流程Cheetah，对项目数据的版本进行控制，交互式管理，加速项目进程、减少项目风险。
二、项目案例介绍
1．5G小基站
（1）芯片基本信息
l Application : 5G 小基站
l Process : SMIC 12SEe
l Chip Size : ~48mm2
l Core 0.8V IO 1.8V, SDIO 3.3V
l CPU 1.2GHz; LPDDR4X 4266Mbps
l Stand Cell: ≈28 million
l Memory:≈ 1500
（2）项目难点：
l 项目难点1：由于项目规模较大，且包括DDR、CPU，PMA等高速模块设计，虽然在2022年疫情影响下，但我们仍在7个月不到的时间里完成了交付；
l 项目难点2：全芯片包含DFT设计，需要对于综合网表和DFT网表结果进行比对和同步，我们采取专属CTS策略和复杂Timing Sign Off方式，实现了 PR/STA的质量达到一致；
l 项目难点3：DDR时序收敛频率高，目标在4266Mbps；ACPU对于性能和功耗要求严格，项目设计过程中，后端和前端多次沟通后，采用了dcg/dcg综合方式迭代；除此之外，我们从后端设计角度，针对gating 电路向前端设计的综合提出了进行相应设置修改建议，与客户一起优化设计。
2．HPC
（1）芯片基本信息
l Process: TSMC 12 nm
l IP: ARM ARM53, PCIE , SIO , LPDDR4X@4266
l Frequency: 1.2G
l SIP with DDR die
l MutiCore with supper complex cross bar
l Logical Instance： 500 M
l Die size : 24mmx23mm
（2）项目难点：
l 项目难点1：项目规模大, 后端设计的Run Time时间长，一轮Timing ECO需要3天,给项目后期设计收敛带来不小的压力；
l 项目难点2：芯片的结构复杂, 时序难以收敛, 其结构中存在数千个五级以上流水结构；由于模块布局和设计原因，PNR实现时需要Pre-place（预布局）数千个流水单元,多次与前端设计进行深入沟通,明确数据流方向，保证设计的正确性，同时避免了设计过程反复修改；
l 项目难点3: 来自客户自研模块迭代频繁,且模块复用次数多,带来Floorplan压力；
l 项目难点4: 高性能叠加自研模块高翻转率,对功耗收敛迭代带来挑战。
3．电子芯片
（1）芯片基本信息
l Process: TSMC 16nm
l Auto Standard
l IP : DDR, GPU, VPU, NPU
l Core: CA57
l SAFT modules
l Die size: 8x9
l Gate count: 2000M
l High speed and congestion issue
（2）项目难点：
l 项目难点1：项目对面积控制要求高，导致设计过程中的congestion过高，时序迭代过程较长;
l 项目难点2: 低功耗，同时要满足车规的标准,加之芯片的面积和性能需求,对PNR实现需要更高的要求和标准。
4．测试芯片
（1）芯片基本信息
l Application : 测试DDR芯片
l Process : TSMC 12nm FinFET 1P11M
l Chip Size : 17.5*16.5mm
l Frequency: 1.0G
l IP: DDR43/LPDDR54/rv64/ADC/PCIE/PLL
l 100M instance；
（2）项目难点：
l 项目难点1：由于项目时间紧，对时序要求高，项目的cpu设计结构对后端 Sign off hold timing 收敛非常不友好，需要多次通过修改gating结构，reset结构的设计，后端重新调整cts的策略，直到收敛为止；
l 项目难点2：项目设计中间，由于客户需求修改，要求复用的Module，整个芯片内部最后要换不同的ROM，为此，我们紧急开发一套全新流程来实现这个变更，并最终满足PV验证要求。